• 異なるパイプラインどうしは基本的に非同期に処理を行いますが、調停等によって最終的に同期することが多々あります。


• 1つのパイプラインから複数のパイプラインに分岐し再度1つのパイプラインに結合する場合、基本的に以下に注意します。
  • 最終的なスループット（図の例だとPipeline A, B, Cの出力）を等しくし、同期化の周期を一致させる。
  • レイテンシに差があると、結合制御のstallによりレイテンシ比率分の性能劣化が生じるため、可能な限り最大レンテンシに合わせる。レイテンシがメモリアクセスのように可変である場合は、FIFOを挿入する。図ではPipeline Cにのみ挿入されているが、実際はA, Bにも必要な場合が多い^[1][2]（最大レイテンシを見極める）。
• 図のように待ち受けFIFO Bは分岐ノードOをロックさせませんが（原始型（S_O）の連結参照）、吸収量Bが十分でないと^[3]逆に結合ノードIへのvldの流れが抑制されます。従ってノードIの後に同期用のFIFO Aを挿入すると、レイテンシAがレイテンシXに加算され逆効果^[4]になります。特にノードIは調停とスループット制御でデータ量が増大する場合に注意して下さい。メモリ接続によく当てはまる例です。もちろん、タイミングアーク切断用のFIFOを禁止するものではありません。


• 異なるパイプラインの処理によってスループットが変化し、結合時に完全に一致しない場合、フレーム単位で同期をとります。スループットの制御を行うマスターパイプラインを用意し、各パイプラインに終了フラグを流すことによって、結合時に他のパイプラインの端数処理を実施します。
  • マスターパイプラインの終了フラグより先に終了フラグが発生するパイプラインは、stall制御で遮断、かつダミーの有効vldを生成し後段へ（dataはUnkownか端点Copyかなどは仕様による）
    ⇒ 下図のPipe Aに送るiStall_Aが遮断例で、全てのパイプラインが同期化するまでHold
  
  
  • マスターパイプラインの終了フラグより後に終了フラグが発生するパイプラインは、stall制御で通過、かつダミーの無効vldを生成し後段へ（dataは通常カットする）
    ⇒ 下図のPipe Bに送るiStall_Bが通過例で、全てのパイプラインが同期化するまでデアサート(0)
  
  
  • 不一致期間をなるべく少なくなるようフレーム長はできる限り等しくし、無駄なサイクルを消費しないようにすることが肝心。


• vldを分岐させる場合、後段のstallをそのまま結合ルールに従って使用すると揺らぎの相乗効果により、スループットはかなり低下します。必ずバッファ型（S₂）の連結やFIFOを利用して揺らぎを吸収して下さい。図はランダムなstallを発生する後段8つのステージに分岐する場合の、FIFO深さ（横軸）とスループット（縦軸）の関係です。

Routing
結合でパイプライン番号0の終了フラグendを基準に制御。 全てのパイプラインがendを出した時点でフレームの終了とする。 パイプラインごとに基準のendより早いか遅いかの状態を管理する。 各endの個数を計測して状態を制御してもよい（FF数はセーブできるがパイプライン数が多くなると論理段数増大の懸念が生じる）。 データの記述は省略。
Latency(CLK)	0	module combine(iVld, iStall, iEnd, oVld, oStall, reset, clk); parameter N = 4; parameter IDLE = 2'h0, PASS = 2'h2, // Late End BLOCK = 2'h3; // Early End input [N-1:0] iVld; output [N-1:0] iStall; input [N-1:0] iEnd; output oVld; input oStall; input reset; input clk; reg [N-1:0] cnd[0:N-1]; // Pipeline Condition reg [N-1:0] cndD[0:N-1]; // Number0 is useless reg [N-1:0] iDummyVld; // Condition = EARLY reg [N-1:0] iDummyStall; // Condition = LATE reg [N-1:0] iDummyVldD; reg [N-1:0] iDummyStallD; wire [N-1:0] iAlloc = iVld & ~iStall & iEnd; wire iDone = &(iAlloc | iDummyStall); wire nasc = &(iVld | iDummyVld) & ~|oStall; integer i; always @(posedge clk) if (reset) for (i=0; i<N; i=i+1) cnd[i] <= #1 IDLE; else for (i=0; i<N; i=i+1) cnd[i] <= #1 cndD[i]; always @( cnd[0] or cnd[1] or cnd[2] or cnd[3] or iAlloc or iDone ) begin for (i=0; i<N; i=i+1) cndD[i] = cnd[i]; // Default Case for (i=0; i<N; i=i+1) case (cnd[i]) IDLE: casex ({iDone, iAlloc[i], iAlloc[0]}) 3'b001: cndD[i] = PASS; 3'b01x: cndD[i] = BLOCK; endcase PASS: casex ({iDone, iAlloc[i]}) 2'b1x: cndD[i] = IDLE; 2'b01: cndD[i] = BLOCK; endcase BLOCK: if (iDone) cndD[i] = IDLE; endcase end always @( cndD[0] or cndD[1] or cndD[2] or cndD[3] ) for (i=0; i<N; i=i+1) begin iDummyVldD[i] = (cndD[i] == PASS); iDummyStallD[i] = (cndD[i] == BLOCK); end always @(posedge clk) if (reset) iDummyVld <= #1 {N{1'b0}}; else for (i=0; i<N; i=i+1) iDummyVld <= #1 iDummyVldD; always @(posedge clk) if (reset) iDummyStall <= #1 {N{1'b0}}; else iDummyStall <= #1 iDummyStallD; assign iStall = iDummyStall | {N{!nasc}}; assign oVld = nasc; endmodule
iVld → oVld	伝搬
iVld → iStall	伝搬
iStall ← oStall	伝搬

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[1]
同期化のためのFIFOは前段の分岐と後段の結合の間に入れることが普通です。ただし大局的に見ると、別系統のパイプラインが並走していることがあります（整理しないと分からない場合があります）。このような場合では、分岐前や結合後であってもFIFOを挿入します。

[2]
同期化のためのFIFOはあくまで他のパイプラインとの同期をとるためのものです。正常な位置でも容量不足だったり、適量でも間違った位置だったりが、巨大なシステムLSIの根本的な性能のボトルネックになることもあります。

[3]
変動するレイテンシに対してFIFOの深さを見積もれない、もしくは非現実的な数字になる場合があります。コストと性能に対する要求の違いで対応も違いますが、大抵は技術者の直観で決められるのではないでしょうか。

しかし、定量的な裏付けが十分なされていないとトラブルになる場合があります。システム設計者と性能とコストのコンセプトについて、明確にしておくことが重要です。

[4]
FIFO Aが必ず悪と言うわけではありません。複数のノードIがあって同時に制御する場合、ノードIのStallが全て'0'にならないと発行できないため、少しのゆらぎでも性能が劣化します。このような場合は、FIFO Aが必要です。